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HLDDR

工程師通常依賴晶片廠商提供的準則來進行PCB 佈局,但並不是每個設計都能夠遵循這些規則。DDR 佈局指南還可能讓電路板的製造成本變多,因為它們往往過於保守。長期以來,專業的 SI 工程師一直使用預先佈局模擬來開發優化自己的佈局規則,以優化其針對特定應用的設計質量和成本,但 SI 專家在大多數公司中都是珍貴且稀有的人力資源。 DDR 設計質量的不同設計變數,並展示硬體工程師及Layout工程師如何使用 HyperLynx 預先佈局模擬來開發佈局規則,從而優化設計利潤並降低成本。

 

本次全中文網路研討會,您將可以了解:

• 設計疊構以滿足阻抗要求
• 平衡阻抗與串擾的不同組內間距要求
• 基於串擾要求,平衡驅動力和組內間距的要
• 通過模擬分析獲取板級設計規則
• 在PCB設計之前預計設計餘量
• 優化驅動力和ODT設置

 

期 :2020年6月18日(星期四)
時間 :10:00AM ~ 11:00AM


報名成功後,您將收到一封確認郵件,內附線上研討會登錄連結。此連結將會於當日會議前15分鐘開啟。研討會最後開放10分鐘與 AE 的 Q&A 問答。

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