DDRx及SerDes高速電路設計的性能分析驗證

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PADS

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HyperLynx

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HLDDR

本次全中文網路研討會,將討論DDR設計中電氣規則的特殊性,演示如何使用HyperLynx快速進行佈線後的模擬驗證,讓訊號完整性專家從日常工作解脫出來,專注於更具有挑戰性的系統驗證工作。

 

透過此研討會您將可以了解:

• DDR介面的訊號完整性和時序電氣規則
• “遵循設計指導佈線”為何不再完美
• 為什麼JEDEC 規範只能提供驗證所需的部分資訊
• Controller/DRAM 配置對佈線規則的影響
• HyperLynx 佈線後驗證助力設計優化

 

期 :2020年6月11日(星期四)
時間 :10:00AM ~ 11:00AM


報名成功後,您將收到一封確認郵件,內附線上研討會登錄連結。此連結將會於當日會議前15分鐘開啟。研討會最後開放10分鐘與 AE 的 Q&A 問答。

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